Dateneingabe mit Handshake im Modus 1 an Tor A oder B

(1)

Das Peripheriegerät hat ein gültiges Datum auf den Datenbus gelegt.

(2)

Es meldet diesen Zustand an den 8255, indem es das Signal STB auf Low legt.

(3)

Damit das Peripheriegerät nun keine weiteren Daten mehr sendet, setzt der 8255 selbständig das IBR -Signal auf High und legt die Eingangsspeicher des Tores A bzw. B an den Datenbus. Dies erklärt den Namen des Signals 'InputBuffer Ready'.

(4)

Durch IRB auf High weiß das Peripheriegerät, daß der 8255 bereit ist die Daten zu übernehmen und quittiert durch STB auf High.

- Das Ansteigen des STB -Signals bewegt den 8255 dazu, die Daten in die Torspeicher zu übernehmen und diesen vom Datentor zu trennen ...

(5)

- außerdem setzt der 8255 das IRQ-Bit. Er setzt auch das IRQ -Signal am Ausgangspin auf High, wenn dies durch eine 1 im IRQ-Freigabebit (IEN) freigegeben ist.

Soll eine CPU das eingegangene Datum abholen, muß sie wissen, daß im 8255 etwas angekommen ist. Es gibt zwei Wege wie die CPU dies erkennt.

1. Die CPU wird durch das IRQ-Signal des 8255 in der momentanen Arbeit unterbrochen (Interrupting), oder

2. Die CPU fragt per Programm kontinuierlich das IRQ-Bit im Tor C ab (Polling)

Unabhängig davon welche Erkennung benutzt wird, ...

(6)

Will die CPU den Eingangsspeicher des 8255 lesen, setzt sie das RD -Signal (I/O Read) von High auf Low.

(7)

Der 8255 nimmt aufgrund dieses Signals, sein IRQ -Signal an die CPU und das IRQ-Bit automatisch zurück, und die CPU liest die Eingangsspeicher von Tor A bzw. Tor B.

(8)

Die CPU beendet den Lesevorgang durch Zurücksetzen des RD-Signals auf High. Damit nun das Peripheriegerät ein neues Datum auf den Datenbus legt, muss es über IBR wieder freigegeben werden. Auch hier arbeitet der 8255 selbständig.

(9)

Mit der positiven Flanke des RD-Signals von der CPU löscht der 8255 automatisch das IBR -Signal und es kann wie unter (1) beschrieben, ein weiterer Datenübertragungszyklus ablaufen.